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3.3.5.4.5.7 Divisor de tiempo en baja del reloj patrón (Master clock low-
time divider).
Cuando el módulo se configura en modo MASTER esta opción está
disponible, esta variable determinará la duración del estado en bajo (low state)
que tendrá el serial clock pin (SCL), en el bus del módulo I2C.
3.3.5.4.5.8 Divisor de tiempo en alta del reloj patrón (Master clock high-
time divider).
Cuando el módulo se configura en modo MASTER esta opción está
disponible, esta variable determinará la duración del estado en alto (high state)
que tendrá el serial clock pin (SCL), en el bus del módulo I2C.
3.3.5.4.5.9 Habilitación bucle de regreso (Enable loopback).
Cuando el módulo se configura en modo maestro, se puede habilitar o
deshabilitar el modo digital loopback, donde se habilitan los registros I2CDXR
para transmitir y el registro I2CDDR para recibir datos en forma interna en el
DSP sin interactuar con el exterior.
3.3.5.4.6 Habilitación interrupción Tx (Enable Tx interrupt).
Esta opción de configuración permite indicar al FIFO de transmisión
cuando se producirá una interrupción después de transmitir una cierta cantidad
de bytes las opciones pueden ser de 1 a 16. Esta opción corresponde al bit 5
del registro I2CFFTX (I2C TRANSMIT FIFO register) que a su vez corresponde
a la variable TXFFIENA del DSP.
3.3.5.4.6.1 Habilitación interrupción Rx (Enable Rx interrupt).
Esta opción de configuración permite indicar al FIFO de recepción
cuando se producirá una interrupción después de recibir una cierta cantidad de
bytes las opciones pueden ser de 1 a 16. Esta opción corresponde al bit 5 del
registro I2CFFRX (I2C RECEIVE FIFO register) que a su vez corresponde a la
variable RXFFIENA del DSP
3.3.5.4.6.2 Habilitación interrupción de sistema (Enable system interrupt)
Este parámetro de configuración muestra la opción de configurar los
requerimientos de interrupción del módulo I2C, accediendo directamente al
registro (I2CIER), del DSP.
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